wafer--晶圆
什么是芯片？
通俗点来说，芯片就是把一个电路所需的晶体管和其他器件制作在一块半导体上。通常情况下半导体所应用到的材料就是单晶硅(Monocrystalline Silicon)，如果要制造用于处理元宇宙数据的高性能芯片，那么单晶硅的纯度需要达到99.99999999999%以上。如图所示，芯片最初的材料便是这一块一块的单晶硅硅锭了。
生产芯片的原料——单晶硅硅锭
我们不可能在这么大的硅锭上制作芯片，于是晶圆厂将硅锭按照要求裁切成一个一个的圆片，图中那个大大的圆片便是我们说的晶圆(Wafer),而放大的部分里面包含着复杂的线路图，这些独立的结构单元称为chips，在某些场合下，芯片也指代chips。
晶圆以及圆上的chips
芯片的制造工艺
在半导体界有这么一种说法，“如果将制造核弹的难度设定为1，那么制造芯片的难度可能是100，制造高性能芯片的难度可能是10000。”为什么这么说呢？我们首先来看一张制造芯片的流程简图：
芯片制造流程
是不是已经被吓到了？注意，这还是一张简图，实际上芯片制造分为前道工艺和后道工艺，每一段工艺又分为几十甚至上百道工序，中间只要一个环节走不通，那都是半途而废。最后，为了让大家能看得清楚一些，笔者将上述的图再简化如下所示：
芯片制造简图
通过上述的图片，我们已经初步了解了制造一枚芯片的流程，芯片制造的困难不仅仅包括设备，同时也包括材料方面的问题。接下来，笔者分别介绍芯片制造中所用到的重要材料。
单晶硅，制备芯片结构的衬底
没有高纯度的单晶硅，就不要提芯片，更不用说构建一个元宇宙的虚拟世界了。作为地球上第二丰度的元素，硅广泛地存在于自然界当中。它成本低廉，温度稳定性好，穿透电流低，如此优异的性能使它代替锗，成为了半导体的主流材料。
单质硅主要有单晶、多晶以及非晶硅三类形态，后两种形态缺陷太多，若用于芯片制造，在加工过程中会引起基材的电学以及力学性能变差，因此只能用高纯的单晶硅作为芯片的基元材料。
硅单质的三种形态
然而自然界中别说单晶硅，就连硅单质也是不存在的，硅元素主要以硅酸盐以及硅的氧化物形式存在，想从原料中获取单晶硅并不是一个简单的过程，要经过西门子法提纯以及CZ法制备单晶硅两大步骤，这两大步骤具体包括：二氧化硅原料→金属硅→HCl提纯→氢气还原→多晶硅→熔融→拉制单晶硅→切片。
首先，利用焦炭，在1500℃的条件下，将二氧化硅原料还原成金属硅，此时的金属硅纯度仅仅为97%，具有杂质；随后，利用氯化氢(HCl)在300℃的低温下将金属硅变为三氯硅烷，而氯化氢也会将金属硅中的杂质溶解，由于杂质和三氯硅烷蒸汽压较大的差异，此时，杂质的氯化物会受热蒸发，硅的纯度得到进一步提高。
接下来，利用高纯度氢气将高纯度的三氯硅烷通入炉中，在1100℃的高温下，炉子内部的硅芯棒上会逐渐长出多晶硅晶体，此时多晶硅的纯度可达99.999999999%。
西门子法制备高纯多晶硅
最后一步便是利用多晶硅制备单晶硅，首先将多晶硅加热熔化，随后加入单晶硅的籽晶(Seed)，触碰多晶硅的熔体，此时界面处的硅便会沿着同一个晶面方向生长，通过调控合适的工艺参数，便可得到硅单晶棒。
CZ法制备单晶硅流程
单晶硅硅棒经过打磨，抛光，外延，切片等工艺，就形成晶圆了。别急，这只是做芯片的第一步。
光刻胶，转印芯片电路的媒介
当制备好的晶圆经过氧化处理后，便进入了芯片前道工艺的光刻工序，大家应该都知道光刻机，如果将光刻机比作芯片行业的引擎，那么光刻胶就是助推引擎的燃料。
光刻流程简图
光刻胶就是图中橙色的部分，也有人将其称为光阻剂。光刻胶分为正胶和负胶，正胶经过曝光后会溶解于显影液，负胶则是相反的。按照曝光光源的波长分类，光刻胶分为g线，i线，KrF，ArF以及EUV光刻胶，由左到右，光刻胶对应的曝光波长逐渐变短，先进的EUV光刻胶对应曝光波长只有13.5nm，可用于10nm以下的芯片制程，但目前EUV光刻机只有荷兰ASML能制造。
光刻胶分类
光刻胶的组分一直是国外厂商的机密，很难通过逆向解析的手段还原。一般而言，光刻胶的组分包括光引发剂，树脂基体，单体以及助剂。当光刻胶经过紫外光照射后，发生一系列的物理化学变化，电路图形就从掩膜版上转移到光刻胶上面，经过刻蚀后，晶圆片上就形成了对应的图案。
光刻胶反应机理简图
我国目前28nm工艺制程使用的光刻胶为KrF型号，目前正在积极开发ArF型光刻胶，而更为高端的产品已经被美国与日本所垄断。
成膜，分隔芯片结构的骨架
经过刻蚀，我们已经得到了芯片的基本平面形貌，为了防止各个器件之间的干扰，同时赋予芯片三维结构，我们就需要薄膜（＜1μm）沉积工艺。
芯片薄膜沉积工艺
薄膜沉积工艺分为化学气相沉积（CVD）以及物理气相沉积（PVD）两种方式。
典型的CVD工艺是将晶圆（基底）暴露在一种或多种不同的前驱物下，在基底表面发生化学反应或化学分解来产生所需的沉积薄膜。CVD 的基本流程如图所示：
CVD基本流程
上述的流程包括反应物传输，先驱体反应，气体扩散，衬底吸附，CVD主要用在芯片的氮化层成膜。而PVD的方式包括蒸镀与溅射，主要用于芯片的金属层，目前多用离子溅射的方式成膜。离子溅射的基本原理是通过气体等离子轰击靶材，将靶材原子“打”出来，并使它沉积在衬底上成膜。
PVD基本流程
封装，连接芯片电路的外衣
封装属于后道工艺，但也是至关重要的一步。芯片封装是半导体开发的最后一个阶段，不仅仅是为了保护芯片的内部结构和提高芯片的性能，更是为芯片内部结构与外部电路建立了一道沟通的桥梁。
2.5D芯片封装工艺
芯片的封装材料主要包括封装基板、引线框架、键合丝、塑封料等四类材料。这四类材料的市场份额在芯片封装材料里占70%以上。
封装材料市场占有率
封装基板是芯片的内外承载和保护结构。对于高端芯片，会选择环氧树脂，聚苯醚树脂，聚酰亚胺树脂作为基板材料，相比于金属基板和陶瓷基板，有机基板具有密度小，生产成本低以及加工简单的优势。而引线框架则是连接内外电路的媒介，它需要较高的导电导热性能，一定的机械强度，良好的热匹配性能，同时环境稳定性要好。一般采用铜基引线框架材料。键合丝是芯片内部与引线框架的内引线，对于高端产品而言，要求化学稳定性和导电率更高，因此高端芯片一般采用键合金丝作为键合材料，但是缺点是成本过高，因此在一些较为低端的产品，一般用键合银丝以及键合铜丝。塑封料则是对芯片和引线架构起保护作用。塑封料有金属，陶瓷，高分子塑封料三种方式。相比于前两者，高分子环氧塑封具有低成本，小体积，低密度等优点，目前绝大多数的集成电路都采用高分子环氧塑封。
封装材料示意图
展望
在经过封装测试之后的其它工艺，一枚小小的芯片就这么诞生了。强大的算力是支持元宇宙运行的基础，根据半导体的摩尔定律：
集成电路上可以容纳的晶体管数目在大约每经过18个月到24个月便会增加一倍。换言之，处理器的性能大约每两年翻一倍，同时价格下降为之前的一半。
但是随着芯片制成的不断缩小，甚至到现在网传的1.4nm，摩尔定律的适用性在面临挑战。那么，我们不禁要问，能否在原材料上有所突破呢？答案是肯定的，科学家们曾经说石墨烯是下一代芯片材料，但是石墨烯的量产与提纯又是一大问题。近期，科学家们发现二维二硫化钼这种新型半导体：
二硫化钼结构图
相比于单晶硅，它具有的优势：
没有单晶硅表面的“悬挂键”，性能比单晶硅更稳定； 很薄，单层的二硫化钼只有6.5埃的厚度，比现在的3nm制程小了5倍，芯片的制程可以进一步缩小，获得更高的算力； 若能批产，可以减少芯片的制作流程。
但是，需要说明的是，作为一种二维材料，它与石墨烯一样很难稳定批产，这就需要材料学家进一步去探索新的制备工艺和新的合成方法了，希望那一天能够早日到来。
先进封装开始崭露头角，以苹果和台积电为代表，开启了一场新的革命，其主要分为两大类，一种是基于XY平面延伸的先进封装技术，主要通过RDL进行信号的延伸和互连；第二种则是基于Z轴延伸的先进封装技术，主要通过TSV进行信号延伸和互连。前者为2D先进封装，代表为FOWLP和FOPLP等，而后者即为3D封装，代表为SoIC和Foveros等，目前还有兼具两种封装特点的2.5D封装，代表为CoWoS和EMIB等。
目前3D 封装大多应用于提升HPC 芯片的性能，常见于HBM与CPU、GPU、FPGA、或NPU 等处理器彼此间的芯片整合。如台积电提出的SoIC 整合封装架构，其主要利用W2W 及C2W 的混合键合技术，实现10um 以下I／O 节点互连、减少寄生效应、并使芯片更薄等优势。
三星则于2020 年推出名为X-Cube 的3D 封装技术，将4 颗SRAM 堆叠在逻辑核心运算芯片上，并通过TSV 结构进行连接。
英特尔于2018 年底推出名为Foveros的3D 逻辑芯片封装技术，通过TSV 与Micro Bumps 将不同芯片以Face-to-Face 方式堆叠连接，目前Foveros 技术能使凸点间距达到50um，未来有望缩减到10um，让凸点数量达到每平方毫米10,000 个。
在这几种封装方式里，其主要目的都是将不同类型的芯片，通过3D立体堆叠的形式整合在一起，从而实现高性能、小体积、低耗电等目标优势，也即异构集成。
混合键合革命
封装中最早采用的引线键合（Wire Bonding），由于其接点仅能以周列形式排列在芯片周围，接点的I／O 数量有限，而IBM 提出的倒装接合（Flip Chip Bonding），利用焊锡微凸块（Solder Bump）当作接点将芯片与芯片接合在一起，接点为阵列式排列，可以分布于整个芯片上，可以提高接点I／O 数量，不过这项技术在 50μm 或 40μm 的间距时表现尚可，人们很快发现，这种方式由于热膨胀不匹配，会出现翘曲和芯片移位。
事实上，微凸块一旦做到 10 微米以下的间距时，暴露的问题就愈发增多，当凸块结构较大时，电镀微凸块高度的极小不均匀性或回流焊过程中的变化可能可以忽略不计，但对于细间距微凸块，这些微小的变化可能会导致接合处形成不良，并影响电气良率，最终导致晶粒和封装出现缺陷。
铜─铜混合键合（Cu-Cu Hybrid Bonding）技术应运而生，将金属接点镶嵌在介电材料（Dielectric Material）之间，并同时利用热处理接合两种材料，利用铜金属在固态时的原子扩散来达到接合，故不会有Bridging 问题。铜制程是半导体业非常成熟的技术，铜─铜接点的间距可以微缩到10μm以下，因此在1×1cm² 的晶片内，能够制作出超过一百万的接点，因此金属的直接接合变得非常重要。
混合键合此前在业界通常被称为DBI（Direct Bond Interconnect，直接键合），20世纪80年代中期，Paul Enquist，Q.Y. Tong和Gill Fountain在三角研究所（RTI）的实验室首次提出了这一技术，2000年，三人成立了Ziptronix公司，并于2005年推出了一种称为低温直接键合互连 (DBI) 的技术，这是混合键合的第一个版本。
它验证了低温直接键合（Direct Bond Interconnection, DBI）的可行性，首先准备好晶片具有SiO 2（介电材料）与铜（接点金属），此时铜部分将会有点略低于介电材料厚度，利用电浆（Plasma）做表面活化处理，将晶片面对面在室温下进行对位接合，由于凡德瓦力作用已具有一定的接合强度，接着在100℃ 下持温让SiO 2与SiO 2之间进行缩合反应，形成强力共价键提高接合强度 。接着再将温度提高到300℃ 至400℃ 持温，此时由于铜金属的热膨胀系数较SiO 2来的大，铜表面将会碰触在一起，并自然受到一压应力，促使铜接点进行扩散接合。
有研究学者指出，想要达到低温键合，介电材料层与金属层在经过化学抛光研磨后造成的高度差异将会是关键，研磨液与研磨参数的选择是导致不同厚度的主因，厚度差越小，便可于较低温度使铜表面接触并开始进行接合。
混合键合与倒装接合比，它带来了三大新优势，第一为可以达到超细间距与超小接点尺寸，实现更高I／O 数量；第二，由介电材料接合取代底部填充剂，进一步节省填充成本；第三，倒装技术会让芯片与基板或芯片片间存在约10 至30 μm的厚度，而混合键合几乎没有厚度，在多层堆叠的情况下可以大幅减少总体厚度。
目前铜─铜混合键合主要分为了三种方式，分别为最常见的晶圆到晶圆（W2W）工艺，芯片到晶圆（D2W）和芯片到晶圆（C2W）工艺，后两种工艺目前还在研发当中。
其中，W2W 虽然已经实现量产，但它对于上下芯片的大小限制须为一样大小，否则将有区域浪费；D2W是将切割好的Die用临时键合的方式粘到晶圆上，然后整片地和另一片产品晶圆整片键合再解键，这项技术容易累计误差，且成本高，对Die的厚度变化范围也有较高要求；C2W将切好的Die分别放置晶圆的对应位置上，位置精度虽然提高且厚度变化要求不在严苛，但颗粒控制也是影响它继续普及的问题。
2015年，发明混合键合技术的Ziptronix被Xperi收购，2019年，Xperi 完成了混合键合技术的最终专利布局，而在此之前，这项技术已经授权给了包括索尼在内的多家厂商。
从20世纪80年代的构想，到2005年的初步验证，再到2015年之后的技术授权，混合键合历经三十余年，终于为先进封装铺平了道路，解决了芯片厂商对封装未来的最大疑虑，此后混合键合领域更是呈现出了一篇千帆竞逐的景象。
群雄决战封装
2016 年，索尼首先将混合键合技术应用在三星Galaxy S7 的背照式CMOS 影像传感器（Backside-illuminated CMOS Image Sensor, BI-CIS）中，大幅提高了镜头解析度。目前索尼每年出货数百万个采用 6.3 微米间距混合键合技术的 CMOS 图像传感器，并堆叠了 3 个芯片，而其他公司采用的间距密度要低得多，出货量也要小得多。
作为这项技术的急先锋，索尼在2022年展示了 1 微米间距的面对面混合键合和 1.4 微米的背对背混合键合，而它之所以如此激进，就是希望通过这项技术继续分解和堆叠图像传感器像素的功能，以此捕捉更多光线和数据，将其转化为实际的照片和视频。
SK海力士最早将于2025年量产混合键合，并准备将其用于HBM4产品，与现有工艺相比，混合键合提高了散热效率并减少了布线长度，从而实现了更高的输入/输出密度，能够把当前的最大12层堆叠增加到 16 层。而SK 海力士 PKG 技术开发负责人Ki-il Moon 表示：“我们正在专注于该技术的开发（与混合键合相关），并且实际上已经获得了有意义的产量，该技术将于2025~2026年实现商业化。”
三星在2020年8月，就对外展示了其自己的3D封装技术——X-Cube，全称为“eXtended-Cube”，将SRAM层堆叠在逻辑层之上，允许多层超薄堆叠，其表示三星代工厂正在开发超细间距铜-铜混合键合，其已经实现了小于 4微米的间距。
英特尔在2022年12月的IEEE国际电子器件会议上，宣布了全新的混合键合技术，gaijishu将互连间距继续微缩到3微米，英特尔实现了与单片式系统级芯片（system-on-chip）连接相似的互连密度和带宽，与IEDM 2021上公布的成果相比，英特尔在IEDM 2022上展示的最新混合键合技术将功率密度和性能又提升了10倍。
此外，2002年6月，CEA-Leti 和英特尔宣布了一种全新的混合键合自对准工艺，使用水滴的毛细力（capillary forces）来对齐目标wafer上的die，该工艺有可能增加校准精度以及每小时数千个芯片的制造吞吐量，采用取放工具后键合的最先进的对准是 1µm，最好的情况是 700nm，而新工艺提供低于 500nm 甚至小于 200nm 的后键合对准。
imec高级研究员、研发副总裁兼3D系统集成项目主任Eric Beyne在IEDM的一篇论文中表示，目前imec的研究已经证明了在7微米间距实现混合键合的可行性。imec官方表示，利用这项技术，芯片之间或芯片与硅中介层之间的 3D 互连密度比现有技术高出十六倍以上其开发间距小至3μm且具有高公差拾放精度的芯片间混合键合。
台积电无疑是混合键合的集大成者，其SoIC 封装技术依靠混合键合，在芯片 I/O 上实现了强大的接合间距可扩展性，实现了高密度的芯片到芯片互连，其键合间距从 10 微米以下开始，台积电表示与目前业界最先进的封装解决方案相比，短芯片到芯片连接具有外形尺寸更小、带宽更高、电源完整性和信号完整性更好以及功耗更低的优点。此前，台积电已经展示了其第四代混合键合技术的研究成果，该技术可实现每平方毫米 100,000 个接点数量。
2021年底，AMD介绍了他们在服务器处理器上已采用的台积电混合键合技术，2022 年初，AMD宣布Ryzen 7 5800X3D 也采用了Hybrid Bonding 技术，将7nm SRAM 叠接在7nm 处理器之上，铜─铜混合键合能提升200 倍的接点密度，而且每个讯号传递所需的能量降低至三分之一以下。
值得一提的是，国内的长江存储所推出的Xtacking架构，即采用了W2W的混合键合技术，利用不同的工艺，先后制作Memory晶圆和CMOS晶圆，在后道制程中构建两者的触点。通过混合键合，这些触点被链接导通，Memory和CMOS在垂直方向实现了互联。
长江存储官方表示，混合键合在3D NAND闪存上实现数十亿根金属通道的连接，随着层数的不断增高，基于晶栈Xtacking所研发制造的3D NAND闪存将更具成本和创新优势。
针对这一项新兴技术，设备厂商们也未能置身事外，混合键合作为一项后道工艺，其设备主要由德国的苏斯(Karl Suss)和奥地利的EVG(EV Group)所提供，日本的佳能和三菱目前也有意发展该键合设备，但目前市占率和技术水平还和欧洲厂商有一定差距。
混合键合即是未来？
对于混合键合技术来说，目前最大的应用方式依旧是以索尼为代表的堆栈式CIS，经过数年的优化后，目前CIS领域在利用这项工艺时可谓是得心应手，未来也有望实现更大规模的量产。
而第二大应用领域无疑是DRAM和NAND，我们可以看到三星、海力士和长江存储等在这方面的积极布局，部分厂商已经拿出了一定成果，可能在2025年，我们就能见到混合键合技术在该领域的量产落地。
而最后的应用场景即以台积电的SoIC技术为代表的3D先进封装，目前在AMD处理器上已经实现量产，未来苹果也有望在MacBook所搭载的M系列处理器上采用这一技术，其大规模投产可能也会在2025年左右。
芯片提升性能以往看制程，如今看封装，封装看向异构集成，而异构集成的过往难点就是键合，如今铜─铜混合键合日趋成熟，背后环环相扣的工艺就有望实现芯片性能的下一步飞跃，我们深信这一天已不再遥远。
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